要取得精确的SOI器件建模，量子仿真是不可缺少地。ATLAS/Quantum提供一套强大的模型用来仿真半导体器件中多样的载流子量子局限效应。自恰Schrodinger-Poisson解算器允许计算半导体器件中束缚态能量和连带载粒子波形方程自恰于静电势。密度梯度模型允许模拟载粒子传输的束缚效应。
右图是典型的SOI晶体管及其IdVgs行为。显示贯穿整个结构源域和栅域的1D图。这些区域的电子波形方程也同样显示。
上图为左SOI结构，右为IV特性。电子波形方程贯穿线是在源域(左下)和栅域(右下)
ATLAS中创建的Gate-All-Around (GAA) SOI晶体管如左图所示。栅氧化层和栅电极包在源极和漏极之间的半导体域。半导体薄膜的电子浓度的空间分布经传统地计算及机械地定量(如下左图)。传统和量子计算的基本区别是传统电子密度是半导体界面的最大值，而量子电子密度是远离半导体界面的最大值。如果模太薄，最大电子密度将位于膜中部产生体反型(如下右图)。
Figure A. GAA-SOI器件结构
Figure B. 使用“传统”或“Schrodinger”计算得到的电子密度的空间分布
Figure C. 硅膜的厚度在电子密度分布上的影响
| SOI/自热 |
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SOI器件也呈现自热效应。其效应产生在SOI器件中是由于器件被内埋的氧化层与衬底隔热。这导致了SOI器件内部温度大幅度上升，因此改变了此器件的IV特性输出。器件技术工程师和设计师必须考虑到这些效应。ATLAS/Giga提供这个性能。Giga中的模型包括热发生、热流、晶格温升、温降和局部温度在物理常数上的效应。热力和电气效应通过自恰计算耦合。SOI晶体管的自热如右图所示。器件内部的温度分布如图所示。
SOI晶体管的自热效应在漏电流上有重要影响。器件内部的温度分布如图所示
长沟道(图A)和短沟道(图B)SOI器件的漏极IV曲线。短沟道器件里可见高压处的自热而产生的负电导。纠结效应在长沟道器件中比较显著。
Figure A. 长沟道器件IV特性
Figure B. 短沟道器件IV特性
SOI器件也呈现几个寄生现象，这与发生在漏极附近的高电场的碰撞电离和器件体浮动的实际情况有关。ATLAS允许无缝隙地检验电场(如图)和器件结构中的其他物理变量。
FIG CAPTIONS
高VDS和VGS处的电场分布
| UTMOST III - 参数提取 |
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UTMOST III是一个完整的集成软件包，可提供自动数据获取、参数拟合及提取、优化、仿真和模型验证。
UTMOST III SPICE参数提取器和SmartSpice电路仿真器支持下列模型：
- LEVEL=20 Honeywell model
- LEVEL=21 Florida FD model
- LEVEL=22 Florida PD model
- LEVEL=23 Old Berkeley BSIM3v3.0 model
- LEVEL=24 STAG model
- LEVEL=25 New Berkeley BSIM3v3.1 model
数据获取很灵活，可以在4、5个终端器件上执行。使用局部或全局优化程序可在很大范围的温度之上得到单个的可扩展模型。
全局和局部优化和参数提取可执行多达40个结构从而取得一个单个的可扩展模型
| SmartSpice -电路仿真器 |
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SOI电路提出了可靠精确电路仿真的特有问题。 SPICE类程序不能用来处理迫使设计师只能仿真正门级电压电路的负导率。SmartSpice已被改进可以接受任何偏差条件以及体统精确和可靠的SOI仿真。SmartSpice模拟电路仿真器提供了设计复杂模拟电路，分析关键电路，特性表征单元库及验证模拟混合信号设计等所要求的高性能和高精度。SmartSpice兼容于流行的模拟设计流程和foundry提供的器件模型。SmartSpice配合Gateway电路图编辑器使用可提供一个强大而易用的电路仿真平台。
Gateway电路图编辑器显示SOI变极器的电路图表
Simucad的LEVEL=25模型的一些根本改进如下：
- 改进的短沟道本征电容模型
- 改进的碰撞电流模型
- 改进的自热模型
Levels 23和25也经全面验证而得到S-Pisces的精确度。
SOI器件的瞬态噪声分析
下图显示一个基于FD SOI器件的变极器的器件特性。上半部分显示输入DC电压的斜线上升，与Vdd=2V变极器随温度上升的输出行为的叠加图。下半部分显示Vdd=3v是同样的实验。可见在高Vdd时温度的效应更显著。
SOI变极器的器件特性
SOI器件呈现其由于被内埋的氧化层与衬底隔热而产生自热效应。SmartSpice包含了自热模型并将温度效应反馈到器件电流中。
全部耗尽型SOI器件的高速数字电路的SmartSpice波形
SmartSpice包含了自热模型并将温度效应反馈到器件电流中。此图显示有自热和无自热的晶体管特性，分别用实线和虚线表示
| CELEBRITY 版图和DRC |
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CELEBRITY提供完整的版图布局和验证供SOI电路和版图设计师所需。CELEBRITY这一组产品包括Expert和Guardian DRC/LVS/LPE。
Expert版图编辑器使得掩模设计师在模拟和数字版图中取得最大程度的密度和性能。Expert的高生产力的设计环境提供快速的布局查看、全编辑特性、大容量以及强大的配合参数化单元(Pcells)的自动化的脚本书写。
Expert版图编辑器使得掩模设计师在模拟和数字版图中取得最大程度的密度和性能。Expert的高生产力的设计环境提供快速的布局查看、全编辑特性、大容量以及强大的配合参数化单元(Pcells)的自动化的脚本书写。/p>
主要特征包括：
- 层次设计
- 几百万大型晶体管版图布局
- 任意形状
- 全芯片和局部DRC
- 脚本语言
- GDS-II和CIF输入/输出
- 优化的自动选路
- 支持所有角度、45度和90度对象
- 交互性和批处理操作
- Client-server设计和库管理
- 与Expert版图编辑器和Gateway电路图编辑器无缝集成从而为模拟和混合信号设计提供了一个完整的从输入到验证的设计流程。
- 多产的版图布局环境用于模拟、射频、微波和数字版图的，并带有用于交互式和批处理操作的集成的DRC/LVS/LPE。
如图所示是TFT数千像素电路的层次结构。 这种电路配置在Expert中能很好的被特性表征。在一块减小的区域上用一个剖视图可显示更简化的视图。每个单元布局的详细试图也清楚可见
典型的单元阵列版图可在Expert中分层次设计
剖面图视窗
| 版图中的互连寄生参数提取 |
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互连寄生参数的精确提取对于成功的电路设计至关重要。在像素阵列中，使用一个长的相互叠加金属轨道。为了精确设计TFT逻辑电路，互连延迟的提取十分重要。由于缺少接地层衬底和存在多种材料，TFT技术面临着特殊的挑战。
CLEVER通过互连几何的仿真和3D结构的电阻和电容提取解决了上述问题。CLEVER基于物理的寄生参数提取器运用3D场解算器直接转换单元的掩模数据和相关的工艺信息从而生成以最精确的互连电容和寄生电阻反标注的SPICE电路网表。这个直接的，一步操作完整地去除了从传统、基于规则的寄生提取器带来的错误。
CLEVER包括针对以下各项特征:
- 保形淀积
- 光刻
- 多金属
- 多介质
- 用户定义的材料的电容率和传导率
- 定位有源TFT晶体管并实施正确连接的能力
CLEVER里创建的TFT像素3D几何
原始像素版图
CLEVER仿真TFT像素的3D几何(上图)，包括基于原始的像素版图的有源器件和互连。在这个精确的几何图像中，寄生电阻和电容经计算而存储在SPICE的电路网表，供将来之用。
3D TFT像素结构
3D TFT像素结构中的2D剖面显示一个互连的势分布
Rev. 120606_07