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经编译解释的Verilog-A语言与SmartSpice相结合为设计师提供一个易用和全面的环境，用于复杂模拟和混合信号电路的设计和验证。它为设计完整性提供一个可执行的规范，也为按时实现此规范提供了强大的优化性能。

主要特征

通过行为建模支持由顶至下的设计，也支持模拟和混合信号设计的自下而上的验证

Verilog-A语言使得集约模型工程师容易地为特殊半导体科技行为如泄漏、亚阈操作等开发专有的模型

自动优化器可找到最理想的晶体管长度和宽度从而取得基于晶体管的模拟电路中的行为目标

在单个的设计项目中，启动可执行的规范来联络模拟工程师和数字工程师

为模拟IP分布和评估提供安全便携的方法

易用的界面与Simucad的模拟/混合信号全定制IC设计环境无缝集成