Verilog-A

主要特征

• SmartSpice Verilog-A is within 2x runtime performance of C-compiled ADMS models
• 通过行为建模支持由顶至下的设计，也支持模拟和混合信号设计的自下而上的验证
• 让压缩模型工程师易于开发任何半导体技术的专利模型
• 在单个的设计项目中，启动可执行的规范来联络模拟工程师和数字工程师
• 在专利模型的销售过程中，支持Verilog-A源码加密防止代码泄露
• Verilog-A也作为SIMUCAD MODELLIB库的组成部分发行
• 为模拟IP分布和评估提供安全便携的方法

Rev. 082009_29