Verilog-A

• 相较于C语言编译的ADMS模型，SmartSpice Verilog-A的运行时间不超过其两倍
  
• 支持自上而下的行为建模设计以及自下而上的模拟和混合信号设计验证
  
• 使紧凑模型工程师能够很容易地为任何半导体技术开发所有权模型
  
• 在单个设计计划中，启动可执行的规范来联结模拟工程师和数字工程师
  
• 支持加密Verilog-A语言的源代码，可不经披露直接分销专利模型
  
• 可对Verilog-A 语言源代码进行全部或部分加密， 或生成二进制文件. 为模拟IP分销和评估提供安全便携的方法

Verilog-A主要特征

• 相较于C语言编译的ADMS模型，SmartSpice Verilog-A的运行时间不超过其两倍
  
• 兼容于所有Verilog-AMS 2.3.1 语言规范的模拟特征
  
• 可在多种分布函数—如高斯分布（Gaussian）、指数分布（Exponential)、泊松分布 （Poisson）、卡方分布 （Chi-square）、学生t分布（Student’s T）和厄朗分布 （Erlang）—中使用小信号和噪声源
  
• 执行模拟算子，包括时间积分/导数、偏导数、迁移、旋转、拉普拉斯变形和Z变形
  
• SmartSpice接受网表、C语言、C + +和Verilog - A 之间的任意组合，以执行混合模式
  
• Verilog-A器件可被子电路X call参考调用
  
• Verilog-A模块可在“.MODEL”指令中被参考调用
  
• 对每一个Verilog-A 模块皆生成一个稀疏矩阵来大大削减内存使用和运行时间
  
• 可对Verilog-A语言 的源代码进行全部加密或部分加密，以保护版权模型
  
• Verilog-A 作为SILVACO ModelLib模型库中的一个元件被发行
  
• 支持单一事件翻转（SEU: Single Event Upset）分析

Verilog-A与SmartSpice运行环境的整合

模拟行为建模环境

• 使模拟设计师可以为锁相环路（PLL）、VCOs、A/D、D/A等设计建立可执行模块，用于细部电路设计前的验证
  
• 允许设计师将数位元件描述为混合信号设计的支电路， Sigma-Delta转换器是典型的例子
  
• 图形化的后处理器的强大分析特征允许波形叠加，从而加速混合信号的调试

• SmartSpice优化器可用于包含了Verilog - A模块的电路
  
• 优化的目标可以是以下组合
  - 延迟时间、上升时间、下降时间和功率
  - 直流、交流及瞬态曲线组合
  
• 优化目标可通过优化参数得到，如：
  - 晶体管长度和宽度
  - 器件模型参数

Verilog-A 环境可为“.DC”、“.TRAN”、“.AC”、“.NOISE”和“.TEMP”开发编译模型

• Verilog-A的紧凑模型被编译成二进制代码以便快速执行
  
• 使得用于专门技术的版权SPICE模型的开发更为容易
  
• 集成开发和调试环境加速了紧凑模型开发
  
• 使SPICE模型卡和Verilog-A 模块能混合在同一个SmartSpice网表中

上图是数字PLL实例，描述一个使用Verilog-A 的设计流程