CatalystAD

CatalystAD是将晶体管设计转换至verilog栅极网表的最佳工具，它应用于微处理器、DSP、图形和高速通讯领域。

• 可将晶体管网表自动生成Verilog栅极网表和模型
  
• 是反向工程原有硬IP（hard IP）和定制逻辑设计的理想之选，以供设计的重复使用和技术迁移
  
• 支持HSPICE™/SPECTRE™和DSPF的分层式或扁平式网表
  
• 可处理所有类型的CMOS/SOI设计风格(标准单元、定制、静态、动态、复合、序列、多米诺、有底脚的、无底脚的、自定时、充电后、共发共基、DCVS、传输晶体管、桶形移位器,、交叉开关结构、m-of-n逻辑树等)
  
• 可控制24个或更多输入的宽扇入传输栅极、潜路径和包括成百上千并行路径的输出路径深度的的正确建模
  
• CatalystAD联合AccuCore提供了一套完整的验证和时序建模方案
• 简便处理带有上百万个晶体管的网表
  
• 自动提取全定制和IP硬核块函数
  
• 生成栅级仿真和综合verilog网表及模型
  
• 支持HSPICE™/SPECTRE™和DSPF分层式或扁平式网表
  
• 简便使用批模式Tcl脚本和配置文件接口