供模拟、混合信号和射频设计工程师使用的IC版图,DRC/LVS验证,和RC寄生提取环境


Gateway

Gateway电路图编辑器 使电路设计人员能够在一个功能齐全的环境通过逻辑表现创建自己的设计的,该环境易于使用并提供利于快速开发设计的所有功能。兼容于 EDIF 2 0 0 和 Verilog IEEE 1364 网表

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Guardian

GuardianDRC/LVS/Net物理验证 提供设计的交互性和批处理模式验证,它是Silvaco的Gateway电路图编辑器与Expert版图编辑器之间的桥梁。Guardian可执行多种功能,包括设计规则检查(DRC)、网表提取、以及版图与电路图的比较(LVS)。

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Clarity RLC

Clarity RLCRLC电路网表约简 是一个高效而精准的工具,用于约简所提取的电路连线表中的线性寄生RLC元件。ClarityRLC是基于散射参数基宏建模法(Scattering-Parameter-Based Macromodeling)和时域法(Time Domain)。

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Expert

EXPERT版图编辑器. Expert使用户能够创建一个功能齐全的版图,可集成于寄生参数提取、设计规则检查以及版图与电路图对比工具。其直观的界面可让设计人员能够非常迅速地产生版图以缩短到流片(tapeout)的时间。

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Hipex

HIPEX全芯片寄生参数提取. Hipex允许设计师从版图提取非常准确的寄生电阻和电容值。由于它能与Silvaco的其它提取工具交互使用,包括Exact 和 Clever,因此可为3D提取进一步调整精度和提供支持。

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Rev. 042413_17